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基于MCML的鉴相器设计
王光1,2,杨健2,梁蓓1,2
（1.贵州大学大数据与信息工程学院,贵阳550025；2.贵州省微纳电子技术重点实验室,贵阳550025）
摘 要 论文设计了MCML 反相器和带复位端的锁存器逻辑电路,基于IC0.18 标准CMOS 工艺库,用HSpice 对所设计的逻辑电路进行了仿真.用所设计的MCML 逻辑单元设计了鉴相器模块,并进行了仿真.结果表明,与传统的CMOS 鉴相器相比,所设计的鉴相器在1GB/s 时钟信号、电源电压为1.8V 的条件下功耗为1.648mW,有较小的死区和较高的精度.所设计的鉴相器可以用于高速全数字锁相环的设计.
关键词 MCML；鉴相器；高速；低功耗
【中图分类号】TN402 【文献标志码】A 【文章编号】1673-1069（2017）05-0147-03
【基金项目】贵大人基合字（2013）05 号.
【作者简介】王光（1991-）,男,河南郑州人,从事数字集成电路设计研究.
【通讯作者】杨健（1960-）,男,贵州贵阳人,副教授,从事集成电路设计研究.
1 引言
锁相环广泛地应用于集成电路的设计、通信、雷达、测量等领域.在数字集成电路和便携式的通信工具的设计当中,低功耗是一个重要的设计目标,节省能源,增加电池的使用时间.鉴相器是锁相环中的重要组成部分,用来完成系统输入信号与压控振荡器的反馈时钟信号之间频率和相位的比较[1].
传统静态CMOS 电路由于其较大的逻辑输出摆幅以及较高的功耗,在高频应用的领域受到了一定的限制.MOS 电流模逻辑（MOS Current Mode Logic,MCML）电路作为MOS 电路的一种差分的电路结构,在高频运行时,与传统的CMOS 电路相比较,具有功耗较低,电路功耗与工作频率无关,电路抗干扰能力较强等特点[2].由于MCML 电路的逻辑摆幅小,其逻辑转换速度也比传统的CMOS 逻辑电路要快.所以在高频电路的设计当中,MCML 电路是一种较好的电路模块.
鉴频鉴相器是锁相环中的一个较为重要的模块,其工作速度以及功耗对整体电路的性能有着很大的影响.锁相环的相位噪声、抖动、锁定时间等性能跟鉴相器的线性度、分辨率、鉴相带宽、鉴相灵敏度等有着直接的关系[3].
本文第一部分,对MCML 的基本反相器电路结构进行分析,得到功耗和频率的关系曲线,根据需求设计MCML 逻辑电路,包括与门/与非门、锁存器,列出合适的宽长比,并对单元电路进行仿真分析,在相同的条件下与传统的CMOS 单元电路进行延迟和功耗的对比；第二部分,基于IC 0.18 标准CMOS 工艺库,用Cadence Virtuoso 设计鉴相器,得出鉴相器的晶体管级电路图；第三部分,用Hspice 对所设计的鉴相器进行仿真分析,输入的频率为1GHz,电源电压为1.8V,得到鉴相器的仿真波形,得到鉴相器的功耗.第四部分,总结鉴相器的设计方法,对比所设计的MCML 鉴相器和同结构下传统的CMOS 鉴相器的性能和功耗等参数.
2 MCML 反相器
MCML 反相器电路结构,如图1 所示.由三部分组成：上拉负载电阻如图1 中RD、下拉开关网络如图1 中M1、M2 电流源如图1 中MS.晶体管M1 和M2 组成差分对的结构,尾部的晶体管MS 工作在饱和区,为反相器提供稳定的开关电流IS.当输入端Vin 输入为高电平,输入端Vin-N 为低电平的时候,M1导通,M2 关断,电流源电流全部流过M1 支路,M2 支路的电流趋于零,输出节点的电位Vout等于0,Votu-N等于VDD-ISRD,输出的电压的摆幅为驻V等于ISRD.
MCML 反相器具有差分对称结构的特点,在工作的过程中,中心点的电压保持一个固定的值,电路的功耗和输入的数据速率没有关系.根据电路设计所需要的延迟时间来确定中心点的电压,根据中心点电压可以确定逻辑电路的电压摆幅和电流的大小,最后确定器件的宽长比.
基于IC 0.18 标准CMOS 工艺库,在HSpice 仿真环境中分别对MCML 反相器和CMOS 反相器进行功耗延迟的仿真.由仿真结果可知,MCML 反相器的功耗不随频率的增加而增加,CMOS 反相器在工作频率小于300MHz 的时候功耗比MCML 反相器的要低,当工作频率大于300MHz 的时候其功耗会随着频率的增加呈线性增加.
3 MCML 逻辑门电路
MCML 逻辑门电路,与门/与非门,如图2 所示,下拉网络由两层晶体管构成,输入端分别为Va、Vb 和与之对应的反相端,M5 是为了保证左右差分对支路下拉延迟时间保持一致而设置的.在CMOS 工艺中,N 阱电阻和扩散电阻对衬底PN 结的寄生电容较大[4],多晶硅电阻由于工艺的偏差而精度不够,因此在高速与非门和锁存器的设计中选用有源负载作为电路的工作负载,采用PMOS 作负载电路.
MCML 逻辑带复位端的锁存器的电路结构如图3 所示,下拉网络由两层的晶体管构成,下面一层为时钟输入端,差分对晶体管M1 和M2 组成时钟控制电路；上面一层为采样电路和保持电路构成.其中M3 和M6 组成采样电路,交叉耦合的M4 和M5 构成保持电路.当时钟Clock 为高电平的时候,MCML锁存器的采样电路工作,输入信号传输到输出端.当Clock 为低电平时,采样电路断开,保持电路工作,输出端维持时钟高电平时候的状态,处于“保持”状态.
在与非门的锁存器的设计中,电路的延迟受到负载电阻、压摆幅、电流源和负载电阻的影响,在电路的设计过程当中,参量之间相互作用、相互影响使电路的设计变得烦琐.解决复杂的参数折中的问题,可以使用基于数学模型的方法,对所需设计参数的获得问题转化为数学模型的搭建和最优值的求解,然后再用于电路的设计中,此方法能够减少仿真次数从而减小电路的设计周期[5].
使用Cadence Spectre 工具,在IC 0.18 CMOS 标准工艺库下进行锁存器和与非门电路的仿真和参数的优化.在电源电压1.8V,电压摆幅为0.6V,电流源电流为50滋A 的条件下,单个与非门和锁存器的延迟分别为87ps 和98ps.
4 MCML 鉴相器的设计和仿真
MCML 鉴频鉴相器（Phase Detector,PD）是基于MCML 逻辑单元设计的,具有速度快,高频下功耗小,线性度好,鉴相范围宽（-2,+2）等优点.在理想情况下,PD 的平均输出与两个输入的相位差成正比例的关系[6].
鉴频鉴相器电路结构如图4 所示,由两个D 触发器和一个与非门组成.如果反馈的时钟信号相位提前于参考时钟,鉴频鉴相器产生一个UP 的信号；如果反馈的时钟信号延迟于参考时钟信号,则产生一个DOWN 信号,用产生的UP 和DOWN 信号来控制电荷泵.根据鉴频鉴相器的输出信号UP 和DOWN 信号的不同,其可以工作在四种工作状态下[7]：淤UP 为0,DOWN为0,鉴频鉴相器工作在0 状态下；于UP 为0,DOWN 为1,鉴频鉴相器工作在1 状态下；盂UP 为1,DOWN 为0,鉴频鉴相器工作在-1 状态下；榆UP 为1,DOWN 为1,为禁止状态.
鉴频鉴相器是上升沿触发的器件,其工作状态如图5 所示,由图可知,Fref 出现上升沿时,图中用信号u2 表示,将使鉴频鉴相器进入下一个更低的状态,直到进入状态-1；Fvco 出现上升沿的时候,图中用信号u1 表示,将使鉴频鉴相器进入下一个更高的状态,直到进入状态1.
在设计鉴频鉴相器的时候要尽量减小死区效应的影响,从而减小电荷泵输出端的电压毛刺.本论文通过减小MOS 晶体管的尺寸,以及在D 触发器和逻辑与门之间加入buffer 的方法来减小死区效应的影响.
锁存器的级联可以组成D 触发器,用于鉴频鉴相器的D触发器有复位端,所以需要在原有锁存器的基础上加上复位晶体管,加过复位晶体管的MCML 锁存器如图3 所示.将锁存器按照图6 的方法级联就得到了MCML 的D 触发器,将此D触发器按照图4 的结构来设计鉴频鉴相器.用HSpice 进行仿真,得出仿真的结果.
如图7 是MCML 鉴相器的仿真波形图,仿真使用的输入有一定相位差的1GHz 的方波,由于MCML 锁存器最小延迟为98ps,所以在周期为1ns 的信号输入下能够正常的工作.所使用的电压为1.8V,电压摆幅为0.6V,PD 总电流为916,功耗为1.648mW.
5 结论
基于MCML 设计了与门/与非门、带复位的锁存器；用设计的MCML 单元逻辑电路设计了鉴相器,包括D 触发器和与门；基于IC 0.18 标准CMOS 工艺库,用Cadence Virtuoso设计鉴相器的电路,用HSpice 进行了仿真,得到了鉴相器的仿真波形.与传统的CMOS 鉴相器相比较,MCML 鉴相器具有电压摆幅小、抗噪声能力强、高频下功耗低等优点,可以应用于高速的全数字锁相环的设计中.
设计论文范文结:
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